Verilog的关键字

发布于:2021-09-14 00:23:56

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1、Verilog所有关键字


2、常用关键字



Verilog和C语言类似,都因编写需要定义了一系列保留字,叫做关键字(或关键词)。这些保留字是识别语法的关键。


1、Verilog所有关键字

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andalwaysassignbeginbuf
bufif0bufif1casecasexcasez
cmosdeassigndefaultdefparamdisable
edgeelseendendcaseendfunction
endprimitiveendmoduleendspecifyendtableendtask
eventforforceforeverfork
functionhighz0highz1ififnone
initialinoutinputintegerjoin
largemacromodulemediummodulenand
negedgenornotnotif0notif1
nmosoroutputparameterpmos
posedgeprimitivepulldownpulluppull0
pull1rcmosrealrealtimereg
releaserepeatrnmosrpmosrtran
rtranif0rtranif1scalaredsmallspecify
specparamstrengthstrong0strong1supply0
supply1tabletasktrantranif0
tranif1timetritriandtrior
triregtri0tri1vectoredwait
wandweak0weak1whilewire
worxnorxor??

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2、常用关键字
关键字含义
module模块开始定义
input输入端口定义
output输出端口定义
inout双向端口定义
parameter信号的参数定义
wirewire信号定义
regreg信号定义
always产生reg信号语句的关键字
assign产生wire信号语句的关键字
begin语句的起始标志
end语句的结束标志
posedge/negedge时序电路的标志
caseCase语句起始标记
defaultCase语句的默认分支标志
endcaseCase语句结束标记
ifif/else语句标记
elseif/else语句标记
forfor语句标记
endmodule模块结束定义

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